Metodologi Rekabentuk Litar Bersepadu

Metodologi Rekabentuk

Pilihan metodologi rekabentuk :

• Jurutera Elektronik dan Semikonduktor

• Jurutera Proses

Ciri-ciri pemilihan teknologi metodologi rekabentuk :

• Kepantasan kendalian

• Kepadatan komponen

• Penggunaan kuasa

• Keserasian antaramuka dengan litar lain

• Kos rekabentuk dan fabrikasi

• Kebolehujian litar bersepadu

Perbezaan ASIC dan Piawaian ( Am )

ASIC

• Serpih direkabentuk di kilang khusus untuk melaksanakan fungsi yang diperlukan oleh seseorang
• Setiap pengeluar atau pengilang menghasilkan rekabentuk serpih yang berlainan

AM

• Litar bersepadu boleh digunakan oleh mana-mana pihak atau pengguna
• Kebanyakan pengilang dan pengeluar menghasilkan serpih yang serupa

Litar bersepadu langganan khusus ( ASIC’s )

• ASIC’s - Application Specification Intergrated Circuits

• Litar bersepadu untuk kegunaan khusus

• Mengandungi campuran atau pelbagai blok peranti analog dan digital

• Dengan merekabentuk aplikasi ke atas sesuatu IC, ia dapat mengurangkan masalah ;

           -Saling hubungan IC
           -Multilayed PCB design
           -Crosstalk
           -Interference.


Kelebihan dan kelemahan ASIC’s

Kelebihan ASIC's

• Melaksanakan beberapa LB Am

• Keboleharapan tinggi

• Rekabentuk yang optima

• Ciri-ciri keselamatan tinggi

• Membolehkan fungsi-fungsi lain ditambah dengan kos minima

Kelemahan ASIC's

• Kos rekabentuk dan pemprosesan tinggi

• Memerlukan peralatan yang kompleks

• Tidak ekonomi kerana bilangan cip yang diperlukan tidak banyak

Full Custom Design

• Direkabentuk untuk memenuhi kehendak seorang pengguna

• Direkabentuk menggunakan 1 set topeng yang khas

• Serpih boleh direkabentuk supaya mempunyai prestasi kendalian yang tinggi

• Mempunyai bilangan komponen yang paling maksima dengan menggunakan kawasan silicon yang kecil

• Mengambil masa yang lama untuk direkabentuk

• Bilangan serpih yang dihasilkan adalah terhad dimana bukan semua pengguna menggunakannya

• Pengeluaran tidak dapat dihasilkan secara besar-besaran maka kos rekabentuk dan pengeluarannya menjadi tinggi.

Semi Custom Design

• Sebahagian topeng-topeng yang digunakan adalah piawai ( standard )

• Sebahagian lagi topeng untuk memenuhi kehendak pelanggan

• Topeng-topeng yang serupa bagi menghasilkan berbagai serpihan yang diminta oleh ramai pelanggan (sebahagian set topeng adalah piawai)

• Masa merekabentuk dan mengilang serpihan yang dipesan oleh pelanggan lebih singkat daripada langganan penuh.

• Bilangan serpih yang dihasilkan banyak maka kos penghasilannya adalah rendah

• Terdapat 3 pendekatan rekabentuk separuh langgan iaitu :-

              - Tatasusunan get
              - Sel-sel piawai
              - Susunatur logic boleh aturcara

Tatasusunan Get

• Tatasusunan yang terdiri daripada tapak-tapak get asas

• Wafer-wafer akan menjalani langkah-langkah penopengan yang seragam untuk menghasilkan beribu-ribu transistor.

• Transistor-transistor ini akan di saling hubungkan untuk membentuk get-get yang tersusun dalam satu tatasusunan.

• Langkah-langkah dalam tatasusunan seterusnya akan menghasilkan serpih bagi memenuhi kehendak pelanggan.

• Oleh demikian, setiap wafer akan menjalani langkah-langkah penopengan yang berlainan.

• Langkah-langkah penopengan ini akan menghasilkan saling hubungan antara get-get melalui kawasan-kawasan laluan pendawaian.

Cara mengatasi masalah pelan lantai tatasusunan get :-

• Menggunakan rekabentuk litar yang sama untuk mengatasi masalah saluran yang terhad.

• Menggunakan lautan get atau tatasusunan tanpa saluran untuk mengatasi masalah pembaziran ruang.

Kelebihan & Kelemahan Tatasusunan Get


Kelebihan

• Kos yang rendah

• Masa yang singkat

• Sukar untuk ditiru

• Pelesapan kuasa kecil 

 Kelemahan

• Fungsi digital kompleks

• Perisian terbantu computer yang baik diperlukan

• Kebolehsuaian rendah

• Tidak kesemua get dapat digunakan

• Prestasi litarnya tidak optimum

Sel Piawai 

• Blok berangkap mempunyai fungsi kompleks tertentu; RAM & ROM.

• Sel-sel piawaian terdiri daripada sel litar mudah seperti get inverter / get logic dan lebih kompleks seperti pendaftar, pencampur, ROM dan RAM.

• Kaedah RB ini boleh dijalankan dengan memanggil sel-sel dan kemudian sel tersebut disambung supaya fungsi tertentu dapat dilaksanakan.

• Kedudukan sel lebih kurang sama dengan kedudukan get tatasusunan.

• Peratus kegunaannya tinggi

• Keluasan cip yang paling optimum

• Kosnya tinggi

• Setiap sel mempunyai kendalian yang berbeza'

Kelebihan Sel Piawai

• Peratus penggunaan get yang tinggi

• Sukar untuk ditiru

• Prestasi litar boleh dikawal.

Kelemahan Sel Piawai 

• IC tidak dapat direka sekiranya sesuatu fungsi yang diperlukan tiada

• RB sel piawai memerlukan penopengan yang penuh untuk menghasilkan prototaip yang sama

• IC yang direka mesti mempunyai masa yang mempunyai frequensi sama dengan sel perpustakaan.

Susun Atur Logik Boleh Aturcara ( PLD )

• Untuk menghasilkan fungsi-fungsi ungkapan perduaan dalam bentuk jumlah hasil darab.

• Mengandungi get-get logic, flip-flop , daftar dan fungsi-fungsi logik yang banyak tersaling hubung diatas satu serpih

• Litar logik ini boleh diaturcara oleh pengguna dimana pengguna boleh membuat sambungan kepada litar bersepadu yang telah siap

• Sambungan ini boleh deprogram oleh pengguna dengan menggunakan ‘fuse link’ atau sambungan fius.

• Bila diprogramkan, fius bagi sambungan yang tidak dikehendaki akan dibakar tanpa menjejaskan litar lain.